杏彩体育唯一官网:纳米集成电路制造工艺-第十三章（ 可制造性设计）

　　现在的半导体产业，在使用特征尺寸小于100nm的CMOS器件进行芯片制造时，从设计到制造会遇到很多困难。根据摩尔定律的要求，晶体管工作在不断缩小的时序窗口中，而芯片制造过程中的工艺波动能够敏感地改变晶体管的工作和时序窗口。这种改变来源于制造在硅片上的电路和设计者所设计的版图并不完全一致，而这种工艺波动在极端情况下会导致芯片功能的失效。

　　图13.1给出在小于100nm的技术节点中，随着工艺波动所占的比重不断变大，芯片的失效就越有可能发生。例如，在45nm的工艺技术下，器件的性能波动就能达到名义上参数值的60%。为了解决这些越来越严重的问题，一些工作流程， 例如版图改变、更新设计、学习和提高产量成为VLSI/SoC设计公司和加工厂共同采用的方案 。这些工作流程被称为可制造性设计 （Design for Manufacturability，DFM）。

　　新开发的一些技术使DFM能够在工业上得到应用。这些技术的基础是建立适当并且精确的模型来描述半导体工艺以及工艺波动，每一个关键工艺的波动都需要模型。

　　如图13.2所示，在小于100nm工艺下， 一个导电层线宽的关键尺寸（critical dimension）的波动取决于四个不 同的因素：离焦、掩膜误差、晶圆平面的曝光和厚度方向的拓扑结构。DFM模型必须包括所有产生波动的来源以及它们之间的相互作用。

　　图13.3给出了一个简单的模型建立流程图，其中包含了半导体制造过程中所必须采用的步骤，用来产生高质量的DFM模型。类似于典型的工艺和器件模型，需要采用特殊的测试设计或测试结构来构建测试框架。然后，如图13.3所示，利用在测试框架上测量得到的数据产生DFM中的数学模型。

　　另外，高效的工作流程也是DFM能够在工业上得到应用的关键技术。我们从两个方面介绍DFM的工作流程。

　　第一个是如何识别DFM的误差或者影响芯片制造和良率中的热点（hot spots），同时在一个工作流程中进行高效地修正。这个工作流程能够被集成到一个物理设计流程中。

　　如图13.4所示，我们给出了一个有代表性的DFM流程，这个流程用于逻辑和SOC设计的物理设计和验证中。在图13.4中，整个DFM过程分析了物理的DFM结果，即DFM误差的数据库。然后把它们转换成能够用于静态时序分析（STA）的电路模型格式，例如增量的静态延迟格式（SDF）。利用时序约束中的检查和中断修正以及其他芯片设计流程的要求的标准程序，DFM流程用来改善100nm以下技术节点工艺的设计。DFM流程现今广泛用于EDA（电子设计自动化）的流程中。从另一个方面看，DFM在半导体制造商中的影响更广泛而且更国际化。这就是为什么在一个半导体公司中不同组织不同工种需要一起建立DFM兼容性设计。

　　我们在图13.5中给出这个流程。在图13.5中，不同的工作过程产生的结果或者下一个阶段的工作都必须是DFM兼容性设计。例如，基于模型的CMP分析能够得到DFM作用向导，而DFM作用向导又反过来得到DFM兼容性设计。类似的工作也可 以用于和电特性波动相关的建模和分析中，它把原有的工作加进几个 阶段最终也可以得到DFM兼容性设计。

　　如图13.5所示，这个工作通过 模型、器件、电路、验证和制造等不同阶段的设计流程进行开展。对一个特定的半导体加工厂，这些阶段以及每个阶段所做的工作能够属于不同的公司（如同一个公司的不同部门）。

　　在当今的IC设计中，一个半导体的代工厂不同技术组织和机构联合起来在DFM不同阶段结合起来的流程如图13.5所示，包括模型、器件、电路设计、验证以及制造。这些流程的最终产品是用于成功设计定案和制造的DFM兼容的设计。

　　在先进的半导体工艺中，光刻是DFM最初关注的问题。如今，光刻还是DFM中最关键的领域。随着工艺设备和计算机模型技术的发展，光刻已经成为一个复杂的知识体系。在本节中，我们无法把和DFM相关的光刻的所有问题都进行讨论，而将集中讨论在OPC中的边缘冲突中的掩膜误差增强因子（MEEF）分析。

　　掩膜误差增强因子（MEEF）在把设计的版图到硅的晶圆片的转移过程中起着非常重要的作用。由于采用分辨率增强技术(RET)使小的图形能够在晶圆片上显影，随着设计尺寸的不断缩小，掩膜制造的成本急剧增加。从90nm的技术节点开始，基于模拟的OPC验证广泛地在OPC流程中采用。

　　基于模拟的OPC验证从90nm技术节点开始就在OPC流程中得到广泛的应用。当工业发展到45nm、32nm及以下节点时，CD误差和边缘布置误差(EPE)在最佳曝光条件下的检查对于临界状态下的热点的探测显示出一定的局限性。这些临界状态的热点仅仅在工艺波动的条件下才会出现问题。这使得在设计阶段对芯片进行分析、发现和修正这些潜在出问题的图形，对于提高芯片的可制造性变得愈发重要。过去有一些研究是针对使用简单的线条/线间距的图形产生的MEEF对芯片制造产生的影响。现在有一些工具在设计阶段的后OP验证中提供全芯片的MEEF分析 。这极其耗时同时生成大量的数据。在本节中，我们用可制造性设计（DFM）方法进行MEEF的热点分析，其目的是找出对于工艺波动最敏感的热点。

　　众所周知，具有高MEEF的图形会减少全芯片的工艺窗口，所以它们在光刻工艺中不能被忽视。当复杂以及不断缩小的图形增强邻近效应，显影失败的危险，也就是所谓的MEEF指标，就会增加。对于不相容边沿图形，后OPC的MEEF指标甚至要比前OPC更差，这就打破了“OPC提高可制造性”的基本原则。

　　虽然OPC技术的发展能够改善MEEF，但是OPC的不相容边沿图形始终在65nm以及以下的技术节点上存在。对于加工厂的公司来说，从客户那里得到光刻友好以及满足DRC条件的设计是很关键的。后OPC验证是掩膜制造前的最后一步仿真检查。然而，区分OPC可修正和不可修正的热点是非常必要的，原因是修正不同类型的热点的工作是在不同公司内完成的。我们提出一 个新的方法从DFM的角度解决这个问题。采用一个图形集合软件，我们将会证实：给定一个缺陷列表，利用后OPC验证，通过比较OPC处理前后的边缘的热点的MEEF改变，有可能区分是属于OPC问题还是设计问题，特别是对于那些间距紧密很难有空间进行调整的热点图形。我们还对CD大小变化的设计图形也进行了研究以确定MEEF的影响。

　　我们对在全芯片OPC验证中检查出来的热点进行了MEEF分析。 原则上，基于任何设计的缺陷列表可以用于分析MEEF的敏感性，其思想是探测OPC的不相容边沿以及过滤出最敏感的热点，这个软件能 够进行热点的MEEF计算、存储缺陷列表中对应的MEEF值。

　　因为MEEF计算是针对缺陷列表而不是全芯片的设计，所以这个方法速度要比传统方法快很多。使用交互式的图形界面，具有高MEEF比率 （OPC后/OPC前）的缺陷能被过滤出来并进行仔细研究。这里，采用和后OPC验证阶段相同的光刻模型，不需要额外的负担进行数据准备。这些过滤出来的缺陷图形可以存储在图形库中，而且根据器件的类型不断积累留作将来使用。图13.6给出了整个工作流程。

　　如图13.6所示，在建立了问题图形的图形库之后，一个输入的设计能被图形搜索方法迅速地进行筛查，而不是全芯片模拟，这个工作甚至可以在OPC前开始做。图13.7给出这个迅速筛查的方法的工作流程。这个流程的优势在于：能够在OPC前探查OPC不相容边沿图形， 避免了冗长而且耗时的OPC和OPC验证。采用这种流程的条件是图形库中存有问题图形的模板。

　　大体说来，OPC改善了设计图形从设计到晶圆片上的转移工艺 （光刻）的MEEF/NILS，也就是它的印刷适性。然而，在最近的后OPC热点图形的MEEF分析中，我们发现并不总是这种情况。下面我们用两个来自于不同层的例子来解释这种例外。

　　对一个65nm工艺节点的逻辑器件（M1层和多晶硅层）进行后OPC验证得到的高MEEF的热点图形被用于进行热点结构设计，而且为了验证MEEF的变化，不同CD下类似的OPC不相容边沿结构也被产生出来。为了确保用于生产的OPC的质量，生产配方被用在经过OPC处理过的那些测试图形上。

　　图13.8画出了一个桥连的热点，这个热点位于一个大的金属结构附近，对于这个热点OPC很难起到效果。MEEF分析结果表明（见图 13.9），相邻线条边缘在OPC之后MEEF，和OPC之前相比都变差了。

　　目标层上线边沿上最大的MEEF值是3.7。理想的结果是经过OPC之后该数值减少，但事实上，经过OPC之后它增加到了4.7，由此导致了OPC不相容边沿图形 。这来源于相邻线nm）。基于当前热点的MEEF数值在OPC前已经很高了，通常的补救办法是改变设计。

　　对于这个热点的设计修正是把相邻线nm。同时去掉目标图形上的凹凸不平之处，从而使得OPC更容易。在这个例子中，由于附近有较大的空间，所以这样的移动是可行的。

　　图13.11总结了MEEF随着热点两条不相容边缘之间的CD距离变化而变化的曲线。这个图指出当CD距离小于100nm，就会产生OPC不相容边缘。而对于这种热点图形的距离上的约束条件就会成为DFM中 M1层进行光刻友好设计的准则。

　　通过后OPC验证的热点MEEF分析，我们发现存在一些客户设计的关键层中存在着OPC不相容边界的图形。而且OPC不相容边界能通 过计算OPC前和OPC后的MEEF检测出来。我们提出并验证了OPC不相 容边界图形的检测方法，这个方法被应用到实际的生产中用来过滤掉 那些来自后OPC验证的对工艺波动敏感的热点。随着积累检测到的 OPC不相容边界热点图形到一个图形库中，一个采用图形搜索技术的 快速图形筛选方法有可能应用到新的设计中，在进行OPC之前用来检 测并修正OPC不相容边界图形。

　　现在提出的MEEF分析方法可以很容易地用到其他的应用领域， 例如，多种OPC比较、OPC热点修正验证、OPC热点检测和掩模制造 工艺的跟踪等。我们会把这个工作流程扩展到其他的应用中去。这个 MEEF分析方法可以对一个已知热点做系统化的研究，同时在现有方 法的基础上，采用另外一种方式建立DFM规则。这会使得DFM规则更加完备。

　　在这一节中，提出了一个基于模型的CMP-DFM模型，这个模型 用来检测铜浅池（copper pooling）缺陷和离焦缺陷。这种基于模型的 检查能够用于筛查出和周围环境高度敏感的版图，这类版图容易限制 工艺窗口因而导致流片失败。而且，该CMP建模技术能够进行多层模 拟，这样可以捕获不同层间相互作用导致的热点，这类热点不容易被基于规则的方法所检测。

　　采用这个方法，我们可以借助于腐蚀、蝶形凹陷、铜厚度波动来 建立的DFM热点探测的DFM流程。一旦通过改变设计修正了热点，就 可以避免铜的浅池缺陷以及降低离焦波动性。在这一节中，我们给出 热点探测能够导致精确的工艺预测，同时早在模块设计阶段就可以修 正热点。它也能够把铜的厚度变化和RC提取以及时序分析流程联系起 来，这样就可以评估模块或者全芯片的性能的良率及时序情况。这个 方法也已用于验证较早介绍的基于模型的冗余金属填充。

　　有很多工艺模型用来精确预测VLSI工艺中CMP处理后的铜表面形貌，在过去20年，工业界和学术界活跃地验证这些模型的精 确性。以一个覆盖CMP物理和化学多层级的模型为例，这个模型包括 晶圆和基底相互作用、磨料和基底相互作用、磨料和晶圆相互作用以 及晶圆和化学作用。图13.12中给出了产生CMP模型的流程步 骤。正如我们曾经指出的，在芯片测试。